এল 1 ক্যাশে এল 2 ক্যাশের চেয়ে দ্রুত কেন?

Question

আমি কেন কিছু নির্দিষ্ট সিপিইউ ক্যাশে স্মৃতি অন্যের চেয়ে দ্রুততর তা বোঝার চেষ্টা করছি। ক্যাশ মেমোরিটিকে প্রধান মেমোরির মতো কোনও কিছুর সাথে তুলনা করার সময়, মেমরির ধরণের (এসআরএএম বনাম ডিআরএএম) এবং স্থানীয়তার সমস্যাগুলির মধ্যে পার্থক্য রয়েছে (অ্যান চিপ বনাম একটি মেমোরি বাস পেরিয়ে যাওয়া) যা অ্যাক্সেস গতিকে প্রভাবিত করতে পারে। তবে এল 1 এবং এল 2 সাধারণত একই চিপে থাকে, বা কমপক্ষে একই মরে থাকে এবং আমি মনে করি তারা একই ধরণের স্মৃতি। তাহলে এল 1 দ্রুত কেন?

Comments

কারণ এটি সেভাবে নির্মিত built

— ইগনাসিও ওয়াজকেজ-আব্রামগুলি

একই ধরণের র‌্যাম তৈরির একাধিক উপায় রয়েছে। কিছু উপায়ে র‌্যামের ফলস্বরূপ যা অন্যভাবে তৈরি র‌্যামের চেয়ে দ্রুত।

— Ignacio Vazquez-Abrams

আপনার এইচডিডি-র চেয়ে আপনার ডিডিআর র‌্যাম কেন একই কারণ ...

— hassan789

সম্পর্কিত: আমার উত্তর এবং ক্যাশে আকারগুলির সম্পর্কে এসও প্রশ্নে মাল্টি-লেভেল ক্যাশে থাকার জন্য কিছু গতি / শক্তি-ব্যবহারের ব্যবসায়ের কারণও ব্যাখ্যা করা হয়েছে। মূলত, একটি ক্যাশে সুপার-ফাস্ট ব্যয়ের শক্তি এবং ডাই-এরিয়া সমান্তরালভাবে আরও কিছু করার জন্য তৈরি করা হয় এবং আপনি সর্বশেষ-স্তরের ক্যাশে যে বড় আকারের / সাহচর্যতা চান তার সাথে অসঙ্গত।

— পিটার কর্ডেস

Answer 1

না, তারা একই ধরণের র্যাম নয়, যদিও তারা একই চিপটিতে একই উত্পাদন প্রক্রিয়া ব্যবহার করে।

সমস্ত ক্যাশেগুলির মধ্যে, L1 ক্যাশে দ্রুততম অ্যাক্সেস সময় (সর্বনিম্ন বিলম্ব) হওয়া দরকার, তুলনায় পর্যাপ্ত "হিট" হার সরবরাহ করার জন্য তার কতটুকু দক্ষতার প্রয়োজন। অতএব, এটি বৃহত্তর ট্রানজিস্টর এবং বৃহত্তর ধাতব ট্র্যাক ব্যবহার করে তৈরি করা হয়েছে, গতির জন্য স্থান এবং শক্তি বন্ধ করে trading উচ্চ-স্তরের ক্যাশেগুলির উচ্চতর ক্ষমতা থাকা দরকার তবে ধীর হতে পারে, তাই তারা আরও ছোট করে ট্রানজিস্টর ব্যবহার করে যা আরও শক্ত করে প্যাক করা হয়।

Comments

এই আমি খুঁজছি, ধন্যবাদ। আপনি কি কোনও ভাল উত্স জানেন যেখানে আমি পার্থক্যগুলি সম্পর্কে আরও পড়তে পারি?

— কন্ডিশন

না, অফহ্যান্ড নয়। এই স্থান / শক্তি / সময়ের ট্রেড অফগুলির বিবরণ পাশাপাশি ক্যাশে ক্ষমতা এবং আর্কিটেকচার সম্পর্কিত পছন্দগুলি নির্মাতার প্রক্রিয়াগুলির মালিকানা সম্পর্কিত বিশদটির সাথে খুব ঘনিষ্ঠভাবে আবদ্ধ থাকে, সুতরাং এটি সম্পর্কে খুব সামান্য (যদি কিছু থাকে) প্রকাশিত হয়। আমি কেবল সাধারণ ভাষায় বলতে পারি।

— ডেভ টুইট করেছেন

এল 1 এটি আরও ছোট, এর চারপাশে সংকেত বর্ধনের অর্থ কম ঘড়ির চক্র লাগে: প্রায়শই L1 এর আকারটি 1 (বা 2) ঘড়িতে অ্যাক্সেসযোগ্য বৃহত্তম মেমরি হিসাবে বিবেচিত হয়।

— ব্রায়ান ড্রামন্ড

ব্রায়ান ড্রামন্ডের পয়েন্ট ছাড়াও, L1 সাধারণত ডেটা-ট্যাগ সমান্তরাল অ্যাক্সেসও ব্যবহার করে। L2 সাধারণত ট্যাগগুলিতে প্রথমে অ্যাক্সেস করে (কোনও ধাক্কা হলে কোন উপায়ে তা নির্ধারণ করে) তারপরে ডেটা, প্রচ্ছন্নতা বৃদ্ধি করে তবে শক্তি সঞ্চয় করে (উল্লেখযোগ্য আকারে বৃহত্তর আকার, উচ্চতর সাহচর্য এবং উচ্চতর হার)। (এল 2 অ্যাক্সেস সাধারণত এল এল মিসের নিশ্চিত হওয়ার পরেও শুরু হয় যা এটি কার্যকর প্রবণতা বৃদ্ধি করে।)

— পল এ ক্লেটন

@ ব্রায়ান ড্রামমন্ড - ওয়্যার-লোড এবং গেটের গভীরতার দিক থেকে উভয়ই ছোট (আপনার মন্তব্য থেকে এটি সুস্পষ্ট বলে আমি মনে করি না)।

— শান হোলিহানে

Answer 2

এল 1 সাধারণত ডিকোডড নির্দেশাবলীর জন্য সঞ্চয়স্থান হিসাবে ব্যবহৃত হয়, অন্যদিকে L2 একটি একক কোরের জন্য সাধারণ ক্যাশে। এটি যত ছোট আকারে ক্যাশে তত কম এবং এটি সাধারণত দ্রুত হয়। পিসি প্রসেসরগুলির জন্য থাম্বের মোটামুটি নিয়ম হিসাবে:

এল 1 ক্যাশে: 2-3 ঘড়ির চক্র অ্যাক্সেস

L2 ক্যাশে: clock 10 ক্লকচক্র অ্যাক্সেস

L3 ক্যাশে: -30 20-30 ঘড়ির চক্র অ্যাক্সেস

L1 ক্যাশেটির নকশাটি ক্যাশের বিলম্বকে যতটা সম্ভব কম রাখার সময় হিট রেট (পছন্দসই নির্দেশের ঠিকানা বা ডেটা ঠিকানা ক্যাশে থাকা সম্ভাব্যতা) সর্বাধিক করা উচিত should ইন্টেল 3 টি চক্রের বিলম্বের সাথে একটি এল 1 ক্যাশে ব্যবহার করে। এল 2 ক্যাশে এক বা একাধিক এল 1 ক্যাশের মধ্যে ভাগ করা হয় এবং প্রায়শই অনেক বেশি, অনেক বড়। যেখানে এল 1 ক্যাশে হিট রেটকে সর্বাধিক করার জন্য ডিজাইন করা হয়েছে, এল 2 ক্যাশে মিস পেনাল্টি হ্রাস করার জন্য ডিজাইন করা হয়েছে (এল 1 মিস ঘটলে দেরি হওয়া)। যে চিপগুলিতে এল 3 ক্যাশে রয়েছে তাদের জন্য, উদ্দেশ্যটি চিপের নকশার সাথে সুনির্দিষ্ট। ইন্টেলের জন্য, এল 3 ক্যাশে প্রথমে 2002 সালে 4 ওয়ে মাল্টি-প্রসেসর সিস্টেমে (পেন্টিয়াম 4 জিয়ন এমপি প্রসেসর) উপস্থিত হয়েছিল this এই অর্থে এল 3 ক্যাশে বহু-থ্রেডযুক্ত পরিবেশে বিলম্ব হ্রাস করে এবং এফএসবি থেকে বোঝা চাপিয়ে নেয়। এ সময়,

"পিনহেডস" প্রতিক্রিয়া থেকে এখানে উদ্ধৃতি উত্সাহিত ।

Comments

সাধারণত এল 2 ডেটার জন্য ব্যবহার করা হয় তবে এটি সত্য যে L2 ভাগ করার সময় প্রায়শই L1 ডেটা এবং L1 নির্দেশ পৃথক থাকে: প্রোগ্রামার্স.স্ট্যাকেক্সেঞ্জ / সেকশনস / 44731/… (এটি ভাগ করা যায় তার একটি কারণ এটি আরও উপায় রয়েছে )।

— গাই স্যারটন

প্রসেসরগুলির কাছে L1 স্তরে পৃথক নির্দেশিকা এবং ডেটা ক্যাশে রাখা সাধারণ। পরবর্তীকালে x86 এবং স্পার্ক চিপস সম্পর্কে অবশ্যই সত্য। এবং কিছু এল 1 নির্দেশাবলী ক্যাশে ডিকোডড নির্দেশাবলী সংরক্ষণ করে না। পেন্টিয়াম 4 টি ডিকোডড নির্দেশাবলী সঞ্চিত করে, কিন্তু তারপরে ইন্টেল নিয়মিত আই-ক্যাশে ফিরে যায়, তারপরে সম্প্রতি তাদের চিপগুলিতে ডিকোডড নির্দেশাবলী ক্যাশে যুক্ত করে।

— ক্রেগ এস। অ্যান্ডারসন

Answer 3

গতির আকারের সাথে বিপরীতভাবে আনুপাতিক হওয়ার কয়েকটি কারণ রয়েছে। প্রথম যে বিষয়টি মাথায় আসে তা হ'ল কন্ডাক্টরের শারীরিক আধিপত্য, যেখানে সংকেত প্রচার আমি আলোর গতি থেকে কিছু ফ্যাক্টরে সীমাবদ্ধ। কোনও অপারেশন মেমরি টালি এবং পিছনে দীর্ঘতম দূরত্ব ভ্রমণ করতে বৈদ্যুতিক সংকেত নিতে যতক্ষণ সময় নিতে পারে। সম্পর্কিত আরও একটি কারণ হ'ল ঘড়ির ডোমেনগুলি পৃথক করা। প্রতিটি সিপিইউ তার নিজস্ব ক্লক জেনারেটরটি চালায়, যা সিপিইউকে মাল্টি-গিগাহার্জ ঘড়িতে চালানোর অনুমতি দেয়। স্তর -1 ক্যাশে চলে এবং এটি সিপিইউ ঘড়ির সাথে সিঙ্ক হয়, যা সিস্টেমে সবচেয়ে দ্রুত। অন্যদিকে লেভেল -2 ক্যাশে অনেকগুলি সিপিইউ সরবরাহ করতে পারে, এবং একটি ভিন্ন (ধীর) ক্লক ডোমেনে চলছে। কেবল এল 2 ক্লক স্লো (বৃহত্তর টাইল) নয় তবে একটি ক্লক ডোমেন সীমানা অতিক্রম করা আরও বিলম্বকে যুক্ত করে। তারপরে অবশ্যই ফ্যান-আউট সমস্যাগুলি রয়েছে (ইতিমধ্যে উল্লিখিত)।

Answer 4

অন্তর্নিহিত পারফরম্যান্স বৈশিষ্ট্যগুলি ছাড়াও লোকালটিরও ভূমিকা রয়েছে (এল 1 সিপিইউর নিকটবর্তী)। প্রতিটি প্রোগ্রামার মেমোরি সম্পর্কে যা জানতে হবে সে অনুযায়ী :

এটি লক্ষণীয় আকর্ষণীয় যে অন-ডাই এল 2 ক্যাশে অ্যাক্সেসের একটি বড় অংশ (সম্ভবত এমনকি সংখ্যাগরিষ্ঠ) তারের বিলম্বের কারণে ঘটে। এটি একটি শারীরিক সীমাবদ্ধতা যা ক্রমবর্ধমান ক্যাশে আকারের সাথে আরও খারাপ হতে পারে। কেবল প্রক্রিয়া সঙ্কুচিত হওয়া (উদাহরণস্বরূপ, ইন্টেলের লাইনআপে প্যারিনের জন্য মেরমের জন্য 60nm থেকে 45nm পর্যন্ত যাওয়া) এই সংখ্যাগুলিকে উন্নত করতে পারে।

Comments

আমি মনে করি এটি বেশিরভাগ ক্ষেত্রেই প্রযোজ্য যেখানে ক্যাশগুলি বড় - এটি সমস্ত প্রসেসরের ধরণের ক্ষেত্রে প্রযোজ্য না (যদিও তারের বিলম্ব তাৎপর্যপূর্ণ)।

— শান হোলিহানে