প্রযুক্তির আকার হ্রাস পাওয়ার সাথে সাথে তারের প্রতিরোধ / ক্যাপাসিট্যান্স এখন দ্রুত / আরও ছোট ট্রানজিস্টরের প্রচারের বিলম্বের সাথে আনুপাতিকভাবে স্কেল করতে পারে না। এ কারণে, বিলম্বটি মূলত তারের আধিপত্যে পরিণত হয় (গেটগুলি রচনা করার ট্রানজিস্টরগুলি সঙ্কুচিত হওয়ায়; তাদের ইনপুট ক্যাপাসিটেন্স এবং আউটপুট ড্রাইভের ক্ষমতা উভয়ই হ্রাস পায়)।
সুতরাং, প্রদত্ত লোডের জন্য দ্রুত ট্রানজিস্টর এবং একই ট্রানজিস্টরের ড্রাইভ সক্ষমতার মধ্যে একটি বাণিজ্য রয়েছে। আপনি যখন যে বিবেচনা বেশিরভাগ ডিজিটাল গেটস জন্য সবচেয়ে গুরুত্বপূর্ণ লোড টেলিগ্রাম ক্যাপ্যাসিট্যান্স এবং নিম্নলিখিত ফটকগুলোতে ESD সুরক্ষা হয়, তাহলে আপনি উপলব্ধি করবে একটি বিন্দু যা ট্রানজিস্টর ছোট উপার্জন (দ্রুত ও দুর্বল) আর বিলম্ব কমে নেই স্থানেই (কারণ গেটের বোঝা তারের এবং ESD প্রতিরোধের / তারের ক্যাপাসিটেন্স এবং পরবর্তী গেটের ESD সুরক্ষার দ্বারা প্রাধান্য পায়)।
সিপিইউ এর এটিকে প্রশমিত করতে পারে কারণ আনুপাতিকভাবে আকারের তারের সাথে সবকিছু একত্রিত হয়। তবুও, গেটের বিলম্ব স্কেলিংটি আন্তঃসংযোগ দেরী স্কেলিংয়ের সাথে মেলে না। তারের ক্যাপাসিট্যান্সটি তারে আরও ছোট (ছোট এবং / বা পাতলা) করে এবং কাছের কন্ডাক্টরগুলি থেকে অন্তরক করে হ্রাস করা হয়। তারের পাতলা করে তুলতে তারের প্রতিরোধ ক্ষমতা বাড়ানোর পার্শ্ব প্রতিক্রিয়া রয়েছে।
একবার আপনি চিপ বন্ধ হয়ে গেলে, পৃথক আইসিগুলিতে সংযুক্ত তারের আকারগুলি প্রতিরোধমূলকভাবে বড় (বেধ এবং দৈর্ঘ্য) হয়ে যায়। আইসি তৈরির কোনও মানে নেই যা 2GHz এ স্যুইচ করে যখন এটি কার্যত কেবল 2fF চালাতে পারে। সর্বাধিক ড্রাইভের ক্ষমতা ছাড়িয়ে আইসিগুলি সংযুক্ত করার কোনও উপায় নেই। উদাহরণস্বরূপ, নতুন প্রক্রিয়া প্রযুক্তিতে একটি "দীর্ঘ" তারের (7-22nm) 10-100 লম্বা (এবং সম্ভবত 80nm পুরু দ্বারা 120nm প্রশস্ত) হয়। আপনি নিজের স্বতন্ত্র একীকৃত আইসি স্থাপনের সাথে যত স্মার্ট হন তা বিবেচনা করেই আপনি এটি অর্জন করতে পারবেন না।
এবং আমি ইএসডি এবং আউটপুট বাফারিং সম্পর্কিত জঙ্কের সাথেও একমত।
আউটপুট বাফারিংয়ের একটি সংখ্যাসূচক উদাহরণ হিসাবে, একটি ব্যবহারিক বর্তমান প্রযুক্তি বিবেচনা করুন নান্দ গেটের একটি উপযুক্ত লোড সহ 25ps বিলম্ব হয়েছে, এবং একটি ইনপুট 25 ডলার ব্যয় করেছে sle
ইএসডি প্যাড / সার্কিটরি দিয়ে যেতে দেরি উপেক্ষা করা; এই গেটটি কেবল ~ 2-3fF ড্রাইভ করতে পারে। আউটপুট এ এটি একটি উপযুক্ত স্তরে বাফার করার জন্য আপনার বাফারের অনেক ধরণের প্রয়োজন হতে পারে।
বাফারের প্রতিটি পর্যায়ে 4 এর ফ্যানআউটে প্রায় 20 ডলারের বিলম্ব হবে So সুতরাং আপনি দেখতে পাচ্ছেন যে খুব দ্রুত গেটগুলির সুবিধা হারাতে হবে যখন আপনাকে আউটপুটটি এত বেশি পরিমাণে বাফার করতে হবে।
কেবলমাত্র ESD সুরক্ষা + তারের মাধ্যমে ইনপুট ক্যাপাসিট্যান্স ধরে নেওয়া যাক (প্রতিটি গেটটি চালাতে সক্ষম হওয়া বোঝা) প্রায় 130fF এর কাছাকাছি, যা সম্ভবত খুব অবমূল্যায়িত। প্রতিটি পর্যায়ের জন্য 4 ডলার ফ্যানআউট ব্যবহার করে আপনার 2fF-> 8fF-> 16fF-> 32fF-> 128fF: 4 টি স্টেপ বাফারিংয়ের প্রয়োজন হবে।
এটি NAND 25ps বিলম্বকে 105ps এ বৃদ্ধি করে। এবং এটি আশা করা হয় যে পরবর্তী গেটে ইএসডি সুরক্ষাও যথেষ্ট বিলম্ব যোগ করবে।
সুতরাং, "দ্রুততম গেটটি ব্যবহার করে আউটপুট বাফারিং করা" এবং "একটি ধীর গেট ব্যবহার করা যার অন্তর্নিহিতভাবে (বৃহত্তর ট্রানজিস্টরের কারণে) বেশি আউটপুট ড্রাইভ আছে এবং এর ফলে আউটপুট বাফারিংয়ের কম পর্যায়ে প্রয়োজন" এর মধ্যে একটি ভারসাম্য রয়েছে। আমার অনুমান যে এই বিলম্বটি সাধারণ উদ্দেশ্যে লজিক গেটগুলির জন্য 1ns প্রায় ঘটে।
বাহ্যিক বিশ্বের সাথে ইন্টারফেস করতে হবে এমন সিপিইউ তাদের বাফারিং বিনিয়োগে আরও বেশি রিটার্ন পাবে (এবং তাই এখনও ছোট এবং আরও ছোট প্রযুক্তিগুলি অনুসরণ করে) কারণ প্রতিটি একক গেটের মধ্যে সেই ব্যয়টি প্রদানের পরিবর্তে তারা প্রতিটি আই / ও বন্দরে একবার এটি প্রদান করে।