কেবল ন্যানড / এনওআর গেট ব্যবহার করা কি সার্কিটের বিলম্ব বাড়ায়?

Question

আমার মনে আছে স্কুলে শেখা যে কেউ সম্পূর্ণ NANDবা NORগেট থেকে যে কোনও লজিক্যাল সার্কিট তৈরি করতে পারে ।

প্রথমত, আমি ভাবছি যে এটি আসলে কীভাবে এটি করা হয়েছিল: উদাহরণস্বরূপ যখন ইন্টেল একটি সিপিইউ তৈরি করে, তারা NAND/ NORগেটগুলি ব্যবহার করে সমস্ত রেজিস্টার ইত্যাদি তৈরি করে না, বা তাদের কাজ করার মতো অন্য কোনও ফ্যানসিয়ার পদ্ধতি রয়েছে?

দ্বিতীয়ত, আমি ভাবছি যে এইভাবে সবকিছু তৈরি করা AND/ OR/ NOTগেটগুলি ব্যবহার করে তৈরি সার্কিটের সাথে তুলনায় প্রসারণে বিলম্ব বাড়ায় কিনা ।

আমি জানি যে যখন ব্যবহার PMOS/ NMOSবিল্ড ফটক কনফিগারেশনের, একটি ANDঅথবা একটি OR2 পর্যায়ে একটি উল্টোদিকে আসে আউট NANDবা NORযা উভয় শুধুমাত্র 1. যেহেতু আমি জানি তুমি একটি করে তুলতে পারে AND2 থেকে cascaded NANDs এবং একটি OR2 cascaded থেকে NORগুলি, এটা মনে হচ্ছে প্রসারণের বিলম্ব ততদিন বাড়বে না যতক্ষণ নির্মাতারা NANDএস এবং NORএস উভয়ই ব্যবহার করছেন ।

কারও কি এই সমস্ত বিষয়ে কোনও অন্তর্দৃষ্টি রয়েছে, বিশেষত উত্পাদিত আইসিগুলিতে কী করা হয়?

Answer 1

প্রথমত, আমি ভাবছি যে এটি আসলে কীভাবে এটি করা হয়েছিল: উদাহরণস্বরূপ যখন ইন্টেল একটি সিপিইউ তৈরি করে, তারা NAND/ NORগেটগুলি ব্যবহার করে সমস্ত রেজিস্টার ইত্যাদি তৈরি করে না, বা তাদের কাজ করার মতো অন্য কোনও ফ্যানসিয়ার পদ্ধতি রয়েছে?

নিবন্ধগুলি গেটগুলির বাইরে তৈরি হয় না, বেশিরভাগ ক্ষেত্রে তারা ডেডিকেটেড সার্কিট থাকে। এগুলি বৈদ্যুতিন সংকেতের মেরু বদল ( NOT) দিয়ে তৈরি হিসাবে দেখা যায় তবে কেবল একটি নির্দিষ্ট পরিমাণে।

সিএমওএস প্রযুক্তিতে, এভারলজিক সার্কিট ইনভারটারের উপর ভিত্তি করে: NORএবং NANDগেটগুলি কেবল একত্রে ইনভার্টর থাকে যা মূলত চৌকস উপায়ে সাজানো একাধিক ইনপুট থাকে। সুতরাং ইনভার্টিং গেটগুলি ইনভার্টিং ননগুলির চেয়ে দ্রুততর, যা কেবল NOTআউটপুট এ গেটগুলি ইনভার্ট করে।

গতিশীল যুক্তি অনুসারে, NOTসর্বত্র গেট স্থাপনের চেয়ে দুটি ইনভার্টিং ব্লক ক্যাসকেড করা সহজ ।

বিবেচনা করুন যে কিছু ক্ষেত্রে পৃথক ব্লকগুলি থেকে একটি সার্কিট তৈরি করা যেতে পারে, সুতরাং এমন কোনও ক্ষেত্রে থাকতে পারে যাতে বাফারিংয়ের জন্য এক বা একাধিক ইনভার্টারের মাধ্যমে আউটপুট ইন্টারফেস করা হয়।

এবং এর মধ্যে আরও একটি সুবিধা রয়েছে: সংহতকরণ । অল্প সংখ্যক বিভিন্ন গেট থাকার কারণে সার্কিটটি ছড়িয়ে দেওয়া, এবং কার্য সম্পাদনকে ইউনিফর্ম করতে সহায়তা করে। প্রায়শই লাইব্রেরিতে বিভিন্ন স্তরের জটিলতার লজিক ব্লক অন্তর্ভুক্ত থাকে: ট্রানজিস্টর, গেট, অপারেটর বা উচ্চতর।

সুতরাং, সংক্ষেপে, হ্যাঁ, দ্রুত প্রসেসরগুলি বেশিরভাগই ইনভার্টিং গেটগুলি ব্যবহার করে।

Comments

ঠিক আছে, আমি মনে করি এটি আমার কাছে বোধগম্য। একটি চেক হিসাবে - ধরা যাক আমি সংযোজনীয় যুক্তি (যেমন অর্ধ-সংযোজকগুলির সাথে সংযুক্ত করে নয়) ব্যবহার করে একটি বেসিক (উদাহরণস্বরূপ 4-বিট) সংযোজক তৈরি করতে চেয়েছিলাম। আমি কি কেবলমাত্র NANDএবং NORগেটগুলি, এবং এর মধ্যে যতগুলি সম্ভব সম্ভব ব্যবহার করার চেষ্টা করে এই সমস্যার সাথে যোগাযোগ করব ? আমি কি গেটগুলির পুরো পুস্তক ব্যবহার করে সমস্যার সমাধান করে এবং তারপরে AND/ OR/ NOTগেটগুলি তাদের NAND/ NORসমতুল্যর সাথে প্রতিস্থাপনের চেয়ে প্রায় সবসময়ই আরও ভাল ডিজাইন (দেরি / গেট গণনার পরিপ্রেক্ষিতে) পেতে পারি ?

— llakais

হ্যাঁ, প্রায় কোনও ক্ষেত্রে @ ললকাইস। এবং কমপক্ষে এটি সমান হবে। তবে, উদাহরণস্বরূপ, আমি একটি বিশ্ববিদ্যালয়ের কোর্সের জন্য একটি অ্যাডারের নকশা করেছি এবং আমি দুটি কাজ করেছি: প্রথমত, আমি ফুল অ্যাড্রেডারগুলির সাথে 4: 2 টি অ্যাডর ব্লক ব্যবহার করেছি (ব্লকস জিতে!) এবং দ্বিতীয়টি, আমি ' পাস ট্রানজিস্টর এক্সওআর গেটস সহ পূর্ণ সংযোজনকারীকে প্রয়োগ করেছে, তাই কখনও কখনও বিভিন্ন সমাধান হয়।

— ক্লাবচিও

আমি উল্লেখ করব যে সংযোজনকারীদের জন্য, একটি পূর্ণ-অ্যাডার সেল সাধারণত গেটের সংমিশ্রণ নয়, দ্রুত হয়।

— ডাব্লু

@ ডাব্লু 5 ভিও পুরো একটি অ্যাডর মূলত একটি এক্সওআর এবং একটি এ্যান্ড গেটের সংমিশ্রণ ... তবে প্রকৃতপক্ষে

— এক্সওআরটি

Answer 2

সিএমওএসের সাথে আমার প্রবণতা হ'ল একটি বেসিক বিল্ডিং ব্লকটিকে একটি ইনভার্টার হিসাবে পূর্বে স্বাধীন "এবং" এবং "বা" গেটগুলির মধ্যে কোনও আন্তঃসংযোগ না করে সম্মিলিত সংমিশ্রণ দ্বারা সংযুক্ত করা হয়; নিম্নলিখিত সমস্ত ফাংশন:

not (X and (Y or Z))
not (X or (Y and Z))
not (X and Y and Z)
not (X or Y or Z)

সিলিকনে মূলত একই ব্যয় হয়, যদিও কেবল পরের দু'জনের নাম রয়েছে। ন্যানড বা এনওআর গেটগুলির কিছু সংমিশ্রণ ব্যবহার করে পূর্ববর্তী দুটি ফাংশন রচনা করার চেষ্টা করলে এমন কিছু পাওয়া যায় যা প্রত্যক্ষ উপলব্ধির চেয়ে অনেক বড় এবং ধীর হয়।