আরটিএল এবং এইচডিএল এর মধ্যে প্রধান পার্থক্য কী? সত্যি কথা বলতে কি আমি এটি অনুসন্ধান / গুগল করেছি তবুও লোকেরা তাদের মতামতে বিভক্ত। আমার একটি কথা মনে আছে যে এইচডিএল হ'ল ডিজিটাল সার্কিট বর্ণনা করার জন্য ব্যবহৃত কম্পিউটার ভাষা এবং যখন এটি সংশ্লেষযোগ্য হয়, তখন এটি আরটিএল হিসাবে বিবেচিত হয়।
উত্তর:
এইচডিএল হ'ল সমস্ত হার্ডওয়্যার সংজ্ঞা ভাষার (ভেরিলগ, ভিএইচডিএল, ইত্যাদি) এর একই নাম হ'ল বস্তু ওরিয়েন্টেড সি ++, জাভা ইত্যাদি উল্লেখ করতে পারে in
অন্যদিকে আরটিএল একটি সার্কিট বর্ণনা করার একটি উপায় a
আপনি আপনার আরটিএল স্তরের কোডটি এইচডিএল ভাষায় লিখেন যা একই ধরণের HDL ভাষায় গেট স্তরের বিবরণে বা আপনার টার্গেট ডিভাইস / প্রক্রিয়াটি যা গ্রহণ করবে তা অনুবাদ করা হবে (সংশ্লেষণকারী সরঞ্জাম দ্বারা)।
আমাকে যদি আপনি একটি উদাহরণ দিতে। এখানে ভেরিলোগের একটি লাইন (এইচডিএল) আরটিএলে একটি ম্যাক্স বর্ণনা করছে:
assign mux_out = (sel) ? din_1 : din_0;
আপনার সংশ্লেষের সরঞ্জামটি এটি গ্রহণ করতে পারে এবং এটিকে যুক্তি গেটের একটি সেট বা আপনার শেষ ডিভাইস দ্বারা সমর্থিত কেবলমাত্র একটি ম্যাক্স ম্যাক্রোতে রূপান্তর করতে পারে। উদাহরণস্বরূপ এটি একটি ম্যাক্স ম্যাক্রো ইনস্ট্যান্টিয়েট করতে পারে
mux u3 (mux_out, din_1, din_0);
উভয় ক্ষেত্রেই আপনি একই ইনপুটগুলি ব্লকে (আরটিএল, বা গেট-স্তর) খাওয়াতে পারেন এবং আপনার আউটপুট একই হওয়া উচিত। আসলে এমন সরঞ্জাম রয়েছে যা সংশ্লেষণের সময় কোনও দুর্ঘটনাক্রমে সৃষ্ট সংশ্লেষের সময় টুলটি দুর্ঘটনাক্রমে অনুকূলিত করেছিল বা কোনও পরিবর্তন ঘটেনি তা নিশ্চিত করার জন্য আপনার আরটিএল কোডের বিরুদ্ধে আপনার সংশ্লেষণের আউটপুট পরীক্ষা করে। একে ফর্মাল ভেরিফিকেশন বলে।
বিভিন্ন কারণে, আন্তঃব্যবহারযোগ্যতা, পরিবর্তনের স্বাচ্ছন্দ্য, বোধগম্যতা আপনি গেট-স্তরের পরিবর্তে ডিজিটাল সার্কিটের বিবরণ আরটিএল হিসাবে লেখেন।
এইচডিএল (হার্ডওয়্যার বর্ণনার ভাষা) হ'ল ব্যবহৃত ধরণের ভাষা, ভেরিলোগ / ভিএইচডিএল বনাম একটি নন-এইচডিএল জাভাস্ক্রিপ্ট।
আরটিএল (রেজিস্ট্রার-ট্রান্সফার লেভেল) হ'ল বিমূর্তির একটি স্তর যা আপনি লিখছেন The আমি যে তিনটি স্তরের উল্লেখ করছি সেগুলি হ'ল আচরণ, আরটিএল, গেট-স্তর level
আচরণের বিমূর্ততার সর্বোচ্চ স্তর রয়েছে যা সামগ্রিক আচরণ বর্ণনা করে এবং প্রায়শই সংশ্লেষযোগ্য নয়, তবে যাচাইকরণের জন্য কার্যকর।
আরটিএল যুক্তি দিয়ে বোঝার মাধ্যমে আপনি যে হার্ডওয়্যারটি চান তা বর্ণনা করে। ফ্লিপ-ফ্লপ, ল্যাচগুলি এবং কীভাবে ডেটা স্থানান্তরিত হয় তা সংজ্ঞায়িত করা হচ্ছে। এটি সংশ্লেষযোগ্য, সংশ্লেষণটি যুক্তিটিকে ব্যবহারের পরিবর্তিত / অনুকূল করতে পারে তবে আচরণটি নয়। নকশাকে আরও অনুকূল করে তোলার জন্য কয়েকটি সময় গেটস ইত্যাদির জন্য ম্যাক্সগুলি স্যুইচ করা।
ভেরিলোগ আরটিএল একটি ফ্লিপ-ফ্লপ বোঝায়:
logic a; //logic is SystemVerilog, could be a 'reg'
logic k; // Driven by RTL not shown
always @(posedge clk or negede rst_n) begin
if (~rst_n) begin
a <= 'b0 ;
end
else begin
a <= k ;
end
end
সম্মিলিত বিটওয়াইজ অপারেটরগুলি:
logic [1:0] n;
logic [1:0] m;
logic [1:0] result;
assign result = n & m ;
গেট স্তরটি হ'ল বেস লজিক গেটস (ন্যানড, এনওআর, এবং, বা, ম্যাক্স, এফএলআইপি-এফএলওপি) ব্যবহার করে একটি নকশা। এটি সংশ্লেষিত করার দরকার নেই বা সংশ্লেষণ থেকে প্রাপ্ত আউটপুট। এটি বিমূর্ততার সর্বনিম্ন স্তর রয়েছে। এটি হ'ল লজিক গেটস যা আপনি চিপটিতে ব্যবহার করবেন তবে এটিতে স্থায়ী তথ্যের অভাব রয়েছে।
গেট স্তর ভেরিলোগ (উপরের মতো একই ফাংশন):
wire a;
wire k;
DFFRX1 dffrx1_i0 (
.Q (a), //Output
.QN( ), //Inverted output not used
.D (k), //Input
.CK(clk), //Clk
.RN(rst_n)// Active Low Async Reset
);
সংযুক্ত করিতে সক্ষম
wire [1:0] n;
wire [1:0] m;
wire [1:0] result;
AND2X1 and2x1_i0 (
.Y( result[0]),
.A( n[0] ),
.B( m[0] )
);
AND2X1 and2x1_i1 (
.Y( result[1]),
.A( n[1] ),
.B( m[1] )
);
MyReg[7..1] := MyReg[6..0]; MyReg[0] := SerInput; MyReg.Clk = SerClk; MyReg[7..0].AR = !InBus[7..0] & Load; MyReg[7..0].AP = InBus[7..0] & Load;(অ্যাসিনক্রোনাস সমান্তরাল-লোড শিফট রেজিস্টার যা সিলিনেক্স 9536 সিপিএলডি এ এসিএনসি রিসেট / প্রিসেট সহ ব্লক ব্যবহার করে প্রয়োগ করা যেতে পারে) তা কি আরটিএল বা গেট-স্তর হিসাবে বিবেচিত হবে?
AND(.a(),.b()) OR(.a(),.b())সম্পূর্ণরূপে লজিক গেটগুলি আবদ্ধ হওয়ার মতো দেখায় । আমি এই ধারণাটির আওতায় আছি যে আরটিএল হ'ল আপনার সংশ্লেষ করার উদ্দেশ্যে এমন কিছু, এমনকি সংযুক্তি সার্কিট যেমন আপনি এখনও ডেটা পরিবর্তনের বর্ণনা দিচ্ছেন, তবে সরাসরি যুক্তি গেটগুলি নয়।
MyLatchকরছেন এটি হ'ল এটি একটি তাত্ক্ষণিক বেস সেল বা একটি অন্তর্নিহিত ল্যাচ। আপনি যদি গেটটি ইনস্ট্যান্ট করেন তবে এটি গেট লেভেল যদি আপনি এটি বোঝায় তবে এটি আরটিএল। গেট স্তরের লাইব্রেরিতে মডেলিং রেসের শর্ত / গ্লিটস ইত্যাদির জন্য এর সাথে সম্পর্কিত সময় থাকতে হবে ideal