প্রশ্ন ট্যাগ «verilog»

লক । এই প্রশ্নটি এবং এর উত্তরগুলি লক করা আছে কারণ প্রশ্নটি অফ-টপিক তবে historicalতিহাসিক তাত্পর্যপূর্ণ। এটি বর্তমানে নতুন উত্তর বা মিথস্ক্রিয়া গ্রহণ করছে না। আমি আমার প্রথম কলেজ ডিজিটাল লজিক ডিজাইনের কোর্সটি শেষ করার থেকে দুই সপ্তাহ দূরে আছি এবং সম্ভবত এখানে একটি চূড়ান্ত প্রকল্প হতে চলেছে না - …

11 fpga  design  vhdl  verilog 

সফ্টওয়্যারটির জন্য, ডিজাইন প্যাটার্নস বইটি সফ্টওয়্যারটিতে সাধারণ জিনিসগুলি করার জন্য নিদর্শনগুলির একটি সেট এবং এটি সফ্টওয়্যার অনুশীলনকারীদের তাদের তৈরির প্রয়োজনীয় কয়েকটি উপাদান বর্ণনা করার জন্য সাধারণ পরিভাষা দেয়। সাধারণভাবে সংশ্লেষযোগ্য আরটিএল বা আরটিএল এর জন্য কি কোনও বই বা সংস্থান বিদ্যমান? সাধারণ সমস্যাগুলি, নকশা বাণিজ্য-অফস, অচলাবস্থা বিবেচনা এবং ইন্টারফেস ডিজাইনের …

11 vhdl  verilog  best-practice 

মত প্রকাশ করুন: assign x = func(A) ^ func(B); যেখানে ফানকের আউটপুট 32 বিট প্রশস্ত এবং এক্স 16 বিটের একটি তারের। আমি ফলাফলযুক্ত xor এর মধ্যে সর্বনিম্ন 16 বিট বরাদ্দ করতে চাই। আমি জানি যে উপরের কোডটি ইতিমধ্যে তা করে তবে এটি একটি সতর্কতাও উত্পন্ন করে। "সুস্পষ্ট" পদ্ধতির কাজ হয় …

11 verilog 

আমি কিছু ভেরিলোগ কোড বিশ্লেষণ করছি এবং এর মতো কিছু পেয়েছি wire z = |a & b; একই সাথে কোডটি ঠিক একইরকম আচরণ করে wire z = a & b; সুতরাং আমি ভাবছিলাম |(পাইপ) প্রতীকটির অর্থ কী ? সিমুলেশন / সংশ্লেষণে এর কোনও প্রভাব আছে কি?

10 verilog 

আমি ভেরিলোগে নতুন, এবং কীভাবে দুটি সংখ্যার তুলনা করা যায় তা শিখতে চাই। উদাহরণস্বরূপ, আসুন 2 (2'b10) সংখ্যার সাথে একটি পরামিতি বা রেগ (একটি বলুন) তুলনা করা যাক। এটি ভেরিলোগে কীভাবে লেখা হবে?

10 verilog 

আমি ভেরিলোগ এবং দ্বিতীয় কোয়ার্টাস দ্বিতীয়টি ব্যবহার করে একটি আল্টেরা ঘূর্ণিঝড় IV প্রোগ্রাম করছি। আমার ডিজাইনে, আমি একটি ঘড়ির উভয় প্রান্ত ব্যবহার করতে চাই যাতে আমি 50% শুল্ক চক্রের সাথে একটি বিজোড় ফ্যাক্টর দ্বারা ঘড়ি বিভাগ করতে পারি। এখানে আমার কোডের একটি স্নিপেট রয়েছে: always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i …

10 fpga  verilog  intel-fpga 

আমার এইচডিএল সংকলক (দ্বিতীয় কোয়ার্টাস) সময় প্রতিবেদন উত্পন্ন করে। এটিতে নোডগুলিতে "ক্লক স্কিউ" কলাম রয়েছে। ঘড়ির স্কিউয়ের একমাত্র সংজ্ঞাটি আমি পেয়েছি টাইমকোয়েস্ট ডকুমেন্টেশনে (পৃষ্ঠা 7-24 দেখুন): ক্লক-টু-ক্লক স্থানান্তরের জন্য ম্যানুয়ালি ক্লক অনিশ্চয়তা বা স্কিউ নির্দিষ্ট করতে, set_clock_uncertaintyকমান্ডটি ব্যবহার করুন । সুতরাং যদি স্কিউটি "অনিশ্চয়তা" হয় তবে আমার কিছু ঘড়ি স্কিউ …

10 fpga  verilog  clock  intel-fpga 

বন্ধ থাকে। এই প্রশ্নটি অফ-টপিক । এটি বর্তমানে উত্তর গ্রহণ করছে না। এই প্রশ্নটি উন্নত করতে চান? প্রশ্নটি আপডেট করুন যাতে এটি বৈদ্যুতিন প্রকৌশল স্ট্যাক এক্সচেঞ্জের বিষয়বস্তু । 5 বছর আগে বন্ধ । LTSPICE বা TINA বা এমনকি WinSPICE এর মতো প্রচুর ফ্রি স্পাইস এবং ভেরিলোগ সিমুলেটর রয়েছে। পাশাপাশি বেশ …

10 verilog  development-tools  simulation 

ভেরিলোগ আরটিএলকে জেনেরিক গেট নেটলিস্টে রূপান্তর করতে পারে এমন কোনও নিখরচায় বা ওপেন সোর্স সংশ্লেষণের সরঞ্জামগুলি কী আছে? (জেনেরিক নান্দ, এনওআর, এক্সওআর, ডি-ফ্লপ / রেজিস্টার ইত্যাদির সমন্বয়ে অপটিমাইজেশন প্রয়োজন হয় না)) যদি পুরো ভাষার জন্য না হয়, আরটিএলের একটি "দরকারী" উপসেটের জন্য কীভাবে (কেবল একটি ভেরিলগ গেট স্তরের নেটলিস্টের বাইরে)?

10 verilog  synthesis 

কেউ আমাকে বলতে পারেন যে আরটিএল এবং আচরণগত ভেরিলোগ কোডের মধ্যে পার্থক্য কী? এই দুটি স্তরে ডিজাইনের মধ্যে কোনও পরিষ্কার কাটা সীমানা রয়েছে?

10 digital-logic  verilog  vhdl  hdl